기술 문서

Checking ESD path resistance in IC designs

To find and eliminate ESD issues, polygon segments with a resistance violation are highlighted in different colors based on the percentage contribution of each polygon to the total effective resistance of the ESD path.

Finding and eliminating ESD issues is critical to ensuring the reliability of IC chip designs, but it’s also difficult, requiring significant time and resources. The Calibre® PERC™ reliability platform provides a complete, automated checking solution for quickly and accurately detecting and debugging point-to-point resistance violations and bottlenecks in ESD paths, enabling designers to deliver even the largest and most complex IC designs on schedule without compromising performance reliability.

공유

관련 자료

지속적인 개선 프로세스로 성능 엔지니어링 성숙도 향상
Video

지속적인 개선 프로세스로 성능 엔지니어링 성숙도 향상

가상 검증을 늘려 장비 성능을 최적화하고 프로젝트 목표를 달성합니다.

중장비 엔지니어링에 가상 프로토타입 및 포괄적 모델링 적용
Analyst Report

중장비 엔지니어링에 가상 프로토타입 및 포괄적 모델링 적용

더 낮은 비용으로 보다 혁신적인 고성능 중장비를 개발하십시오. 제조업체가 성능 엔지니어링 성숙도를 높이기 위해 개선할 수 있는 프로세스를 알아보십시오.

중장비 성능 엔지니어링 개선
Webinar

중장비 성능 엔지니어링 개선

경쟁력을 유지하려면 중장비 엔지니어가 설계를 지속적으로 개선하고 최적화해야 합니다. 본 웨비나에서 최신 디지털 기술에 대해 자세히 알아보십시오.