Closing Functional and Structural Coverage on RTL Generated by High-Level Synthesis
Most hardware design teams have a verification methodology that requires a deep understanding of the RTL to reach their verification goals, but this type of methodology is difficult to apply to the machine generated RTL from High-level Synthesis (HLS). This paper describes innovative techniques to use with existing methodologies, for example the Universal Verification Methodology (UVM), to close functional and structural coverage on HLS generated code.
Související zdroje informací
From chaos to collaboration: synchronizing ECAD and MCAD design domains
Learn how to improve collaboration between ECAD and MCAD teams to reduce errors, minimize rework and accelerate development of complex electronic products.
Průvodce digitální výrobou od vedoucích pracovníků v obráběcích dílnách
Zjistěte, jak vedoucí pracovníci transformují své podniky pomocí digitální výroby, dosahují vyšší rychlosti uvádění výrobků na trh, snižují rizika, zvyšují marže a budují si lepší pozici na trhu.
Speed up innovation in the Beauty and Cosmetics industry
Siemens Digital Industries Software’s product lifecycle management (PLM) solutions include digital product development, digital manufacturing and product data management.