進行正確連接：在 3D-IC 中管理系統層級 netlist 及其例外狀況

半導體產品挑戰著單晶粒設計的極限（例如外形、尺寸和技術節點），這些產品越來越常使用 3D IC 技術，將大晶粒分割成多個小晶粒。從系統層級設計的角度來看，每種先進封裝風格（即使用矽中介層的 2.5D-IC、扇出型晶圓級封裝、真正 3D-IC）雖帶來一些獨特挑戰，但也帶來一些相同的挑戰。也就是設計師必須確保整合按預期方式進行實體連接，並符合黃金設計意圖（擷取成系統層級 netlist）。但使用多個基板時可能很難擷取系統層級 netlist，因為每個基板一般需要使用不同的設計團隊、方法論及/或格式。

本文介紹了為先進封裝設計的 3D IC 整合部署由系統層級 netlist 驅動的 LVS 工作流程時，電子系統工程師所面臨的兩大挑戰。

瞭解更多資訊，請閱讀第2部分 "3D IC 異質組裝的系統層級連線關係之管理與驗證"。

在部署由系統層級 netlist 驅動的流程時，所執行的 netlist 與 netlist 比較檢查

驗證多基板 3D-IC 設計的連線關係時，其中一大挑戰是缺乏一個完整的系統來源 netlist。對於 3D-IC 整合，設計師必須確保整合按預期方式進行實體連接，並符合黃金設計意圖（擷取成系統層級 netlist）。但新導入設計流程時，要確保系統層級 netlist 為黃金狀態可能非常困難。

3D-IC 設計中的系統層級連線關係的規劃與例外狀況管理

系統層級連線關係的規劃與管理平台，對於擷取 3D-IC 整合中不同元件的互連性非常重要。但設計師
通常只有在測試過傳統方法並體驗其缺陷之後，才改用這種系統層級 EDA 平台。當 3D-IC 系統含有多個基板時尤其如此。從傳統連線關係擷取流程轉為進階系統層級流程。

不同設計版本中可能有已知的開路與短路需要被剔除，以便使用者在系統層級進行 LVS 除錯與瀏覽。