Questa 跨时钟域

Questa CDC 解决方案仅使用 RTL（和 SDC 约束或 UPF 功耗意图文件），便可自动生成和分析断言，防止出现会导致芯片失效的 CDC 问题。

多个时钟域带来的高风险

设计人员越来越多地使用先进的多时钟架构来满足其芯片的高性能和低功耗要求。具有多个时钟域的设计在 RTL 或门级仿真中，无法准确地建模与异步时钟域之间数据传输相关的硅片行为。这导致仿真无法准确地预测硅片功能，从而产生重大错误逃逸的风险。

自动化、全面的 CDC 验证

Questa® CDC 使用结构化分析，通过统一功耗格式 (UPF) 识别时钟域、同步器和低功耗结构，进而确定错误。它会生成用于协议验证的断言以及用于重新收敛验证的亚稳态模型。所有属性和设计意图均由软件推断。

该技术详尽地检查所有潜在的 CDC 故障，以静态验证方式确保所有跨越异步时钟域边界的信号均受到了 CDC 同步器的保护。然后使用熟悉的原理图和波形显示描述发现的 DUT 问题。此外，CDC-FX 应用程序还与 Questa 仿真配合，将亚稳态注入 RTL 功能仿真，以验证 DUT 能否耐受亚稳态导致的随机延迟。