고급 패키지 설계에서 3D IC 어셈블리의 시스템 레벨 Netlist 문제 관리하기

반도체 제품을 위해 발전하는 3D IC 기술은 큰 다이를 여러 개의 작은 다이로 분할하며 싱글 다이 설계의 한계를 뛰어넘고 있습니다. 시스템 레벨 설계 관점에서 볼 때 설계자가 어셈블리를 설계 의도(시스템 레벨 Netlist로 구성됨)와 비교하여 예상대로 물리적 연결이 되어 있는지 확인해야 하는 것과 같은 문제가 있습니다. 각 기판에는 일반적으로 다른 설계팀, 방법론 및/또는 형식이 필요하기 때문에 시스템 레벨 Netlist를 구성하는 것은 다중 기판의 경우 어려울 수 있습니다.

이 글에서는 고급 패키지 설계의 3D IC 어셈블리를 위한 시스템 레벨 Netlist 기반 LVS 워크플로우를 배포할 때 전자 시스템 엔지니어가 직면하는 두 가지 주요 문제에 대해 알아봅니다.

Part 1 "System-level connectivity management and verification of 3D IC heterogeneous assemblies"에서 더 자세히 알아보시기 바랍니다.

시스템 레벨 Netlist 기반 플로우를 배포할 때 Netlist 확인

다중 기판 3D-IC 설계의 연결성을 검증할 때의 주요 과제 중 하나는 하나의 완전한 시스템 소스 Netlist가 없다는 것입니다. 시스템 레벨 Netlist(3D-IC 설계 의도)가 시스템 레벨 LVS 검증을 주도하므로 설계자는 시스템 레벨 Netlist가 골든, 즉 시스템 연결이 의도된대로 확실하게 부합하는지 확인해야합니다.

이 백서에서 설계 의도를 반영하는 골든 시스템 레벨 Netlist에 대해 알아보시고, 이를 물리적 어셈블리 연결과 비교하여 올바른 시스템 레벨 연결을 구축하는 방법을 알아보세요.

3D IC 설계의 연결 계획 및 연결 예외 사항 관리

시스템 레벨 연결 계획 및 관리 플랫폼은 3D-IC 어셈블리에서 서로 다른 구성 요소의 상호 연결을 구성하는 데 필수적입니다. 그러나 설계자는 일반적으로 기존 접근 방식을 테스트하고 단점을 경험한 후에만 이러한 유형의 시스템 레벨 EDA 플랫폼으로 전환합니다. 이는 3D-IC 시스템이 다중 기판을 포함할 때 특히 그렇습니다.

3D-IC 설계 플로우의 문제는 연결 예외 사항인데, 다른 설계 버전에는 사용자 친화적인 시스템 레벨LVS 디버깅 및 탐색을 위해 예외 처리해야만 하는 알려진 개방 및 알려진 단락이 포함될 수 있습니다.