Skip to Main Content
白皮書

Veloce 原型製作解決方案可加速採用 HPC AI 的 SoC 的驗證

Veloce server room
The Veloce prototyping system solutions offer the most efficient tools and flow for IP, subsystem, SoC design and software verification teams to accelerate their SoC verification.
本白皮書將帶您瞭解如何滿足品質要求，並加快貴公司上市最新的旗艦型產品，即採用高效能運算 (HPC) 人工智慧 (AI) 的系統單晶片 (SoC) 設計。首先我們要探索設計的使用案例，說明採用 HPC AI 的系統和資源，對我們的世界會造成哪些影響。探索旅程的第二部分將指出，採用 HPC AI 之 SoC 設計的基本架構、用以選擇並清楚說明驗證目標的要件及方法，以及最有效的驗證方法。最後，我們會總結如何為相關任務選擇最佳的 FPGA 原型製作解決方案，以確保改善硬體與軟體驗證的生產率。

里程碑 1 與 2：IP 區塊和子系統內電路硬體模 擬 (ICE) 驗證

IP 區塊通常是小型設計，大部分都是少於 4000 萬個閘極，而 IP 區塊軟體驅動程式驗證可在 IP RTL 穩定後立即啟動。 IP 範例：

  • 乙太網路介面

  • DDR5 記憶體介面

  • 深度學習加速器 (DLA)

IP 區塊經過組織及組裝後進入子系統設計中，以實作宏觀層次的功能，此子系統通常可以裝在具有四個或更少 FPGA 的系統中，但可以使用更大的區塊。再次提醒，子軟體驅動程式驗證可在子系統 RTL 穩定後立即啟動。 子系統範例：

  • 有線的子系統：PCIe + 乙太網路

  • 記憶體子系統：DDR5 + HBM 記憶體

對於具有 ICE（協議或周邊介面）驗證要求的小型設計，Veloce proFPGA 可提供桌上型模組化可擴充式多重 FPGA ASIC 原型製作解決方案，以用於 IP 和子系統驗證和軟體開發。 IP 區塊可以裝在單一 FPGA 的 Veloce ProFPGA 單系統中。IP 區塊能以相當高的速度（大約是 100 MHz 或更高）執行，具體取決於 IP 區塊設計的 FPGA 便利性，可達到合規性測試和準確互通性測試所需的「全速」效能（圖 3）。

子系統通常可裝在多個 FPGA 的 Veloce proFPGA 雙系統或四系統中。多重 FPGA 設計會打斷跨越多個 FPGA 的邏輯數據路徑，降低了可能達到的最大速度。如需將操作頻率的下降減至最少，需要仔細地進行設計分割（圖 4）。

Veloce 原型製作軟體可以執行自動的設計分割，以及自動插入多 Giga 位元針腳多工處理 IP，使用者無須改變任何 RTL 設計，即可獲得最佳效能。每個 FPGA 模組都可以和這些屬於自己的 ICE 配件進行介面連接：PCIe、乙太網路、DDR 和 HBM（用於實際狀況的 I/O 連接）。

里程碑 3 至 6：使用內電路硬體模擬的 SoC 驗證

既然子系統和 IP 已完成驗證，SoC 設計團隊就應該將所有子系統組合在一起，並驗證最終的 SoC，而且軟體團隊就應該開發系統層級的應用程式。這種設計的規模很大，可能達到數十億個閘極。任何問題都需要由多個團隊進行分析，而在大多數情況下，這些團隊位於世界各地的不同地點。

為了加速 SoC 驗證，Veloce Primo 解決方案提供了企業原型製作系統。Veloce Primo 可擴充至 320 個 FPGA（120 億個閘極），可由多個使用者同時進行遠端存取，並且可以提供 PCIe、乙太網路和 DDR 等虛擬介面和虛擬實驗室測試設備。存取虛擬介面無需與原型製作平台和實驗室測試設備進行實體的互動。視 FPGA 分割的完成方式而定，設計可以在 10 MHz 左右的速度下執行。

圖 5 顯示了高效率的企業 FPGA 原型製作系統。此系統包括了 Veloce Primo 硬體、用於編譯和執行時間執行控制的 VPS 軟體、乙太網路和 PCIe VirtuaLAB（虛擬協定生成器/分析器）、用於波形視覺化的視覺化應用程式、用於多位使用者存取管理的企業伺服器應用程式，以及 Veloce Primo 硬體診斷功能。

FPGA 的數量可隨時動態分配給特定數量的使用者，以排定其 IP 區塊、子系統和 SoC 設計的設計和軟體驗證工作量，而不會影響其他使用者的生產率。

分享