Questa CDC-FX：亞穩態效應延遲建模

由於非同步時脈在當今 IC 中很常見，設計師需要一種解決方案，來驗證設計功能不會被亞穩態的非確定性效應所影響。本文說明為什麼亞穩態會發生在使用非同步時脈的設計中，同時分析設計師用來驗證其設計是否可應對亞穩態效應的各種方法。本文將討論上述每種方法的效能，並詳細描述 Siemens EDA Questa™ 跨時脈領域驗證解決方案使用的亞穩態行為模型。同時還提供完整的驗證方法論，以說明設計師如何在 RTL 模擬中使用這種準確的亞穩態模型，以及如何驗證設計是否正確處理矽晶中不可避免的亞穩態效應。