使用自動驗證消除電路圖設計錯誤

人工電路圖檢查期間的常見設計問題

• 元件未正確連接至電源和/或予以接地

• 缺少電源

• 二極體極性不正確

• Net 缺少接收器

• 腳位電壓不匹配（不同的電壓閾值）

• 錯誤的板對板連接器

• 小問題導致不必要的延遲、成本和風險

儘管這些問題並不複雜，但在複雜的設計中，要以目視的方式找到所有問題點，即便有可能做到，難度也相當大。而這些都只是最常見的電路圖問題而已，仍有更多潛在問題是僅靠人工審查找不到的。

完全自動化的電路圖完整性分析的重要性

藉由在電路圖繪製過程期間（而不是之後）將電路圖驗證完全自動化，可將開發流程左移，進而促成卓著的優勢，如縮短週期時間、降低成本以及消除重新設計。 透過 Xpedition® 電路圖完整性分析，工程師可以使用預先定義的檢查和大型智慧模型元件庫，對電路圖上的所有 net 進行完整的檢查。這種自動化電路圖分析，可以節省設計團隊數百小時的目視檢查和實驗室除錯時間。檢查功能會在繪製電路圖的同時快速執行，因此可以放心地開始進行 Layout，確保首次執行即成功。

Xpedition 電路圖完整性分析可以做什麼？

Xpedition 電路圖完整性分析的具體功能：

• 自動偵測關鍵的設計錯誤

• 經證實可消除 50% 至 70% 由電路圖錯誤和邊緣因素造成的重新設計

• 提供首次即正確實作出設計意圖的信心和保證

• 減少了長時間的人工審核作業，降低了風險，並以最少培訓快速回收投資

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