利用串行鏈路自動合規性分析降低時程風險

問題：冗長的原型除錯

大多數高速串行鏈路在佈線完成後不會進行驗證，因為這過程相當耗時且需要大量技能，而 SI 方面的專家供不應求。因此，大多數串列通道都是按照規則進行佈局的，透過人工檢查進行驗證，在未經徹底分析前就送交製造。未經驗證的通道可能會導致冗長（且忙亂）的原型除錯、電路板重新設計，並導致時程延誤。 迄今為止，沒有其他可以選擇的方案。

解決方案：佈線後自動化驗證

本白皮書討論了使用 HyperLynx 的佈線後自動化驗證流程，該流程能夠以自動方式快速詳細驗證設計中的所有通道是否符合 SerDes 協定標準。這樣，設計人員就可以在 Layout 流程早期（即更容易矯正問題時）發現問題，進而放心地發佈設計進行製造，因為他們知道所有的串列通道都已經過驗證。

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