Aprisa 佈局與繞線實現低功耗 SoC 設計

Aprisa 數位設計軟體可以幫助設計師處理低功耗設計上的許多挑戰。Aprisa 是市場上最靈活的 IC 佈局與繞線工具，可接受所有產業標準的功耗格式，可以與第三方 Signoff 工具有極佳的關聯性，並且易於安裝、設定和使用。憑藉高效的技術和不凡的可用性，Aprisa 軟體可確保 power-sensitive 的設計可以達成高成本效益的晶片製造效益。本文將介紹 Aprisa 低功耗解決方案和創新的低功耗 methodology，以在功耗、效能和面積方面快速收斂到低功耗最佳化的設計。

Low power challenges in place-and-route

「效能/功耗/面積」（簡稱「PPA」）是 IC 設計界常用的術語，可用來描述 IC 設計最佳化關注的三個關鍵領域。傳統上，在談論 PPA 指標時，「效能」一直是主要關注點。這就意味著，主要設計目標是不惜一切代價實現效能目標，然後在對 timing 影響最小的情況下，或者使用一些相對無害的小型折衷辦法，來恢復功耗和面積。但隨著設計轉向更小、更先進的製程，並且切換目標到縮減功耗為主，功耗有時會將「效能」排擠到一旁，而成為 PPA 的主要焦點。當然，設計師並不想要效能較慢的晶片，但功耗的重要性正與日俱增。

在 IC 設計流程的實作階段，如何在不犧牲效能的情況下，達到嚴格的功耗規格要求？在佈局與繞線 (P&R) 期間實現低功耗所面臨的許多挑戰，與 P&R 軟體在處理 multiple power domains 方面的表現，以及軟體為實現低功耗目標而在整個流程中執行的最佳化類型有關。

The Aprisa place-and-route tool low-power solution

數位實作流程中使用的 P&R 軟體，必須能夠在 multiple power domains 加上 buffers 而不出錯，而且可執行所有power management cells（如 level shifters、isolation cells、power switch cells 和 retention flip-flops）的佈局。Power-sensitive 設計還需要對 secondary power/ground pins 進行繞線，並將其繞線至 power islands 內部的 power grid。

本白皮書探討了 Siemens Aprisa P&R 工具如何以兩種主要方式應對這些功耗挑戰：

• 透過 PowerFirst 實作技術減少總功耗
• 透過 multi-power domain methodology 的支援