實惠且全面的 3D 堆疊晶粒元件可測試性設計

在晶粒尺寸方面面臨製造限制的高階半導體產品開發商正在投資 3D 堆疊晶粒技術。這些高階設計已將目前的可測試性設計 (DFT) 解決方案推向極限，管理工具運作時間、晶載面積需求、測試向量數量和測試時間已讓設計人員吃不消，

他們又如何能管理 3D 堆疊晶粒元件的 DFT 呢？

本白皮書概述了如何將 DFT 解決方案擴充到三維，以針對上述問題提供實惠且全面的解決方案。

3D 堆疊與封裝是改善 SIP 技術的重要環節

設計的尺寸和複雜度不斷大幅增加，2D 封裝測試存取所能使用的 I/O 也減少了。隨著測試 IO 變少、晶粒尺寸變大，現今對測試生成運算資源的需求大幅提升。這些因素的疊加使得更難滿足覆蓋率、良率、功耗和互連測試需求。

3D 晶粒堆疊與封裝是改善系統級封裝技術的重要環節。3D 晶粒堆疊方法雖然很多，但其目標都是使用尺寸小且良率高的晶粒進行垂直堆疊。這種策略可減輕大型 2D 或 2.5D 元件面臨的許多測試挑戰。

可測試性設計 3D 堆疊考量因素

雖然從 2D 空間來看，晶粒層級測試基本保持不變，但 3D 堆疊中晶粒間的測試呢？3D 堆疊封裝需要進行晶粒間 (D2D) 的互連測試，並重新執行已知合格之晶片 (KGD) 測試，以檢查封裝和組裝後是否存在缺陷。

從本白皮書深入瞭解 3D IC 的可測試性解決方案

本文說明了一個細膩的 IEEE 1838-2019 可測試性設計 (DFT) 實作。3D DFT 解決方案在許多方面都是階層式 DFT 方法的延伸，但需要額外考慮一個層次級別 — 堆疊層級。