白皮书
使用层次化器件规划和管脚区域实现小芯片的智能路径
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Intel Foundry Services 与西门子 EDA 之间的协作
异构集成必须在集成电路产品生命周期开始时予以处理，因此，需要一种新的方法进行半导体封装设计的早期设计规划。在技术开发的早期，应优先考虑优化管脚布局，以满足功耗、性能和面积要求。高管脚数 ASIC/FPGA 被分解为更小的模块（IO、复杂 IP、核心、AMS 模块等），这些模块经过多次实例化并进行集成，以形成完整的 ASIC/FPGA 或小芯片布局规划。这不仅适用于 IC，也适用于中介层和封装基底。
Intel Foundry Services 定义了这一方法论和使用模型，并与西门子 EDA 合作开发了一套独特的功能，集成到西门子封装原型和规划设计工具中。在本白皮书中，我们将针对这种作为 Intel Foundry Services 与西门子 EDA 协作结晶的层次化器件规划方法，讨论其功能以及使用这种方法所带来的好处。