使用层次化器件规划和管脚区域实现小芯片的智能路径

集成电路封装制造的进步，叠加在当今先进工艺节点上设计单片集成电路成本的爆炸性增长，引发了愈演愈烈的将大型 SoC 分解为较小裸片和小芯片的趋势。设计复杂性的增加要求在布局规划阶段进行迭代式多物理场分析并优化 PPA 设计和成本目标，显著增加了项目取得成功需要克服的障碍。尝试使用传统的封装设计解决方案，将每个器件建模为一个扁平实体，这种做法不仅耗时，而且会带来延误生产的不必要风险。

Intel Foundry Services 与西门子 EDA 之间的协作

异构集成必须在集成电路产品生命周期开始时予以处理，因此，需要一种新的方法进行半导体封装设计的早期设计规划。在技术开发的早期，应优先考虑优化管脚布局，以满足功耗、性能和面积要求。高管脚数 ASIC/FPGA 被分解为更小的模块（IO、复杂 IP、核心、AMS 模块等），这些模块经过多次实例化并进行集成，以形成完整的 ASIC/FPGA 或小芯片布局规划。这不仅适用于 IC，也适用于中介层和封装基底。

Intel Foundry Services 定义了这一方法论和使用模型，并与西门子 EDA 合作开发了一套独特的功能，集成到西门子封装原型和规划设计工具中。在本白皮书中，我们将针对这种作为 Intel Foundry Services 与西门子 EDA 协作结晶的层次化器件规划方法，讨论其功能以及使用这种方法所带来的好处。

了解有关 Xpedition IC Packaging 解决方案的更多信息。