Questa CDC-FX：亚稳态效应延迟建模

由于异步时钟在当今 IC 中普遍存在，设计人员需要一种解决方案来验证设计的功能不受亚稳态的非确定性效应的影响。本文阐述了使用异步时钟的设计中出现亚稳态的原因，并分析了设计人员用来验证其设计能够有效应对亚稳态效应的各种方法。文中讨论了每种方法的效果，并详细描述了西门子 EDA Questa™ 跨时钟域验证解决方案中使用的亚稳态行为模型。本文进一步提出了一种完整验证方法，说明了设计人员如何在 RTL 仿真中使用这种精确的亚稳态模型，并验证设计能否正确处理硅片中不可避免的亚稳态效应。