近年来的硬件辅助验证演变

如果我们快速浏览一下当今的设计验证工具箱，就会发现各种支持新型片上系统 (SoC) 设计开发的孤立工具。这些工具在结合和强化有效的验证方法后，甚至可以跟踪很难发现的错误，无论这些错误是在软件中还是在硬件中。聚焦工具并在互为补充的工具之间提供紧密集成，已成为西门子 EDA 的战略重点。西门子 Xcelerator™ 产品套件中的大量工具便体现了这一点。最近的公告显示，Veloce™ 硬件辅助测试台经过扩展，纳入了硬件加速仿真和 FPGA 原型验证，这同样明确地表明了我们对集成工作的关注。

电源和性能分析

在细分市场前沿，有两个必要条件驱动了先进芯片的设计：以尽可能低的功耗实现尽可能高的性能。

当今的硬件加速器可以帮助验证团队达成上述两个目标，在这项繁重的工作发挥独特的作用。通过跟踪 DUT 的内部活动，不论自身大小和工作负载大小如何，硬件加速器都能生成一个数据库，将这种活动映射到图形图表上的空间和时间，以方便浏览和快速分析。

验证团队遵循层次化方法，可以专注于受高能耗影响的设计部分和时间窗口，并快速确定其原因。

业界公认，与实际硅片相比，寄存器传输级 (RTL) 功耗分析产生的结果具有约 15% 的精度，而门电路级别的精度约为 5%。遗憾的是，门电路级分析在设计周期中发生得太晚，没有为有效的设计更改留下空间。

例如，让我们考虑固态存储设备 (SSD) 的性能和延迟验证。

SSD 的性能/延迟验证

虽然硬件加速仿真没有精确的定时，但有精确的周期，需要确定完成一个操作需要多少个周期，或者在输入请求和相应的输出响应之间消耗多少个周期。这就是延迟的意义所在。

如前所述，ICE 模式不适合该任务。在相对较慢的 DUT (~1–2 Mhz) 与快速目标系统 (100 MHz–1 GHz) 之间插入速度适配器，改变了慢速设计时钟和快速目标系统时钟之间的速度比。在这些条件下，无法完成性能/延迟评估。

为了验证性能和延迟，有必要将主机接口虚拟化，因为 DUT 和目标系统都是模型，其工作频率可以设置为任意值，而无需求助于速度适配器。该设置保留了所需的 DUT 和目标系统的时钟比，以实现相对于实际硅片的几个百分点的精度。

Virtual 是仅有的能够验证超大规模数据中心 SSD 设计的解决方案，并且与实际芯片相比具有较高的精度。

FPGA 原型的演变

FPGA 原型技术也会随着时间的推移而发展。纵观其历史，FPGA 原型在追求比硬件加速器更快的执行速度时，在调试功能与编译自动化之间进行了权衡。

原型从具有一到四个 FPGA 的电路板，演变为两类平台：桌面和企业平台。
桌面 FPGA 原型平台保持了与早期实现相同的基本特征，但现在通常封装在小机盒中。虽然编译过程仍需要手动调整，但单个 FPGA 的性能可能达到甚至超过 100 MHz。

企业 FPGA 原型平台类似于硬件加速仿真系统。它们在大型机盒中托管，由多个电路板组成，并填充了共享背板的互连 FPGA 阵列。粒度级别，例如可供单个用户使用的最小资源，是一个 FPGA。

在过去几年里，FPGA 原型验证供应商宣布了共享编译流程的前端与硬件加速器的前端，以加快流程速度。类似的公告解决了 DUT 调试问题。

通过在虚拟模式下结合原型和硬件加速仿真，验证工程师可以通过原型快速检测错误，切换到在同一 DUT 上运行的硬件加速仿真，并通过硬件加速器跟踪错误。

硬件加速仿真和原型验证可以共存，而不是竞争同一验证作业，这样可以加快验证周期并提高 DUT 的质量。