确保 RISC-V 核心和 SoC 的完整性

开源 RISC-V 处理器架构正在撼动知识产权 (IP) 界和片上系统 (SoC) 领域。人们对它表现出极大的兴趣，并开展了许多行业活动。然而，成功的 RISC-V 核心供应商必须验证其设计完整性的所有方面：功能正确性、安全性、可靠性和可信度。评估潜在 RISC-V 的 SoC 开发人员需要检查其设计完整性标准是否得到完全满足。他们可能希望再运行内核级验证步骤，然后执行额外任务以确保内核已正确集成。可选特性、实现上的灵活性和客户可扩展性，使得 RISC-V 设计的验证尤其具有挑战性。

本文介绍了西门子 EDA RISC-V 完整性验证解决方案，并讨论了其组件如何在处理器核心和全芯片两个级别上验证设计完整性的所有四个方面。最后，本文详细说明了西门子 EDA 解决方案应用于开源 RISC-V 核心和 SoC 设计所发现的一些问题。

RISC-V 的背景

与前几代精简指令集计算机 (RISC) 设计一样，RISC-V 也起源于学术界。加州大学伯克利分校的电气工程和计算机科学 (EECS) 系在 2010 年启动了开发第五代基于 RISC 的指令集架构 (ISA) 的项目。同之前的学术和商业 RISC 项目一样，其目标是定义一种支持小型、快速设计的 ISA，并在需要时具有支持低功耗运行的潜力。不同于其他一些项目，开发 RISC-V 的意图是支持广泛多样的实现。这就要求该 ISA 能够灵活地映射到许多不同的微架构，这些微架构具有不同的功耗、性能和面积 (PPA) 折衷以适合不同的目标终端应用。

2015 年，RISC-V 基金会成立，其拥有、维护和发布该 ISA 及相关文档。RISC-V 的原作者和开发者已将他们的权利免费让渡给基金会。基金会现有近 250 个成员，涵盖大学、半导体供应商、系统厂商、软件供应商和 IP 提供商。基金会确保 RISC-V 按照其开发者的最初愿景保持开源。这种开放性至少具有三个维度，与主导计算机界几十年的专有 ISA 形成鲜明对比。首先，RISC-V ISA 是由来自行业和学术界的广大合作者开发和发展的。任何人都可以提出想法并参与讨论，但仅基金会成员（任何人都可以加入）有投票权。