易于实现且全面的 3D 堆叠裸片器件可测试性设计

在裸片尺寸方面面临制造限制的高端半导体产品开发者正在投入到 3D 堆叠裸片技术。这些先进设计已经将当前的可测试性设计 (DFT) 解决方案推向了极限，包括：工具运行时间、片上面积需求、测试向量数量和测试时间。

那么，设计人员应如何规划 3D 堆叠裸片器件 DFT 呢？

在本文中，我们概述了将 DFT 解决方案如何扩展到三维，以便针对此问题提供一个易于实现且全面的 DFT 方案。

3D 堆叠和封装是改进 SiP 技术的下一个重要步骤

随着设计规模和复杂性继续大幅增加，我们同时也看到，可用于 2D 封装测试访问的 I/O 越来越少。测试 IO 减少和裸片尺寸增加导致对测试生成计算资源的需求显著增加。这些因素进一步结合起来，导致覆盖率、良率、功耗和互连测试要求承受巨大压力。

改进系统级封装技术的下一个主要方向是 3D 裸片堆叠和封装。虽然 3D 裸片堆叠有多种方法，但它们的共同目标是使用尺寸更小且良率高的裸片进行垂直堆叠。这种策略可以缓解大型 2D 或 2.5D 器件面临的许多测试挑战。

可测试性设计 3D 堆叠注意事项

虽然从 2D 空间来看，裸片级测试基本保持不变，但 3D 堆叠中裸片之间测试呢？3D 堆叠封装需要进行裸片间 (D2D) 互连测试并重新运行已知良好裸片 (KGD) 测试，以检查封装和组装后的缺陷。

在本文中详细了解 3D IC 可测试性设计解决方案

本文描述了 IEEE 1838-2019 可测试性设计 (DFT) 的详细实现。3D DFT 解决方案在许多方面都是层次化 DFT 方法的延伸，但需要额外考虑一个层次级别 — 堆叠层级别。