IC 可靠性验证中的先进电气规则检查

电气规则检查 (ERC) 是任何集成电路 (IC) 或芯片设计中设计验证的重要组成部分。ERC 从电气工程的角度验证原理图或 Layout 设计的稳健性，确保电路将按照设计和预期正常运行。ERC 违规可能导致良率降低，甚至可能导致产品交付后发生潜在的电路故障或电气失效。凭借逻辑驱动 layout 构架、自动电压传播以及将物理和电气信息结合以确定设计上下文的能力，Calibre PERC 平台支持在不同设计阶段（包括知识产权 (IP)、模块和全芯片级别）为当今极为复杂的 ERC 进行自动化 sign-off质量验证。

高级电气规则检查对IC设计的可靠性和性能至关重要

公司发布的产品若不经过一整套先进 ERC 检查，其表现可能与设计不符，或在现场过早失效。与此同时，许多先进电气设计规则的验证要求 EDA 工具理解复杂的连接关系和器件信息，包括电路识别等，但传统物理验证工具缺乏这种能力。凭借结合电气和物理属性的能力，Calibre PERC 可靠性平台针对 ESD、EOS、多电源域、先进 ERC 和其他可靠性问题提供先进自动化电路验证。对于当今具有挑战性的电气设计规则，Calibre PERC 可靠性平台提供 sign-off 质量的自动化上下文感知验证，使设计公司能够在时限和预算内交付可靠、稳健的产品，并实现市场要求的产品性能和寿命。