Veloce 프로토타이핑 솔루션으로 HPC AI 기반 SoC 검증 속도 가속
이 백서에서는 최신 플래그십 고성능 컴퓨팅(HPC) 인공 지능(AI) 기반 시스템온칩(SoC) 설계 품질 요구 사항에 부합하면서 출시 기간을 단축하는 방법을 구체적으로 안내합니다. 여정의 출발점으로는 HPC AI 기반 시스템과
리소스가 이 분야에 미치는 영향을 나타내는 설계 사용 사례를 둘러보고자 합니다. 2부에서는 HPC AI 기반 SoC 설계의 기본 구조를 알아보고 무엇이 중요하며 검증 목표를 선택하고 설명하려면 어떻게 해야 하는지, 가장 효과가 좋은 검증 방식은 무엇인지 살펴봅니다. 마지막으로, 하드웨어와 소프트웨어 검증 생산성을 보장하기 위해 작업에 적합한 최선의 FPGA 프로토타이핑 솔루션을 선택하는 법에 대한 결론을 내립니다.
마일스톤 3부터 6까지: 인-서킷 에뮬레이션(ICE) 검증을 통한 SoC 검증
서브시스템과 IP 검증을 마쳤으니, 이제 SoC 설계 팀이 서브시스템을 모두 모아 최종 SoC를 검증하고
소프트웨어 팀에서 시스템 레벨 애플리케이션을 개발할 차례입니다. 이러한 설계는 규모가 매우 커서
게이트 수가 수십억 개에 달할 수 있습니다. 어떤 문제가 발생하든 여러 팀이 분석해야 하는데, 대부분 프로젝트에 관여하는 팀은 세계 각지의 현장에 제각각 흩어져 있습니다.
Veloce Primo 솔루션은 SoC 검증 속도를 높이기 위해 엔터프라이즈용 프로토타이핑 시스템을 제공합니다. Veloce Primo는 최대 320FPGA(게이트 120억 개)까지 확장할 수 있고, 동시에 여러 사용자가 원격으로 액세스할 수 있으며 PCIe, 이더넷과 DDR 등 가상 인터페이스 및 가상 랩 테스트 장비를 제공합니다. 가상 인터페이스를 이용할 수 있으므로 프로토타이핑 플랫폼, 랩 테스트 장비와 물리적으로 상호작용할 필요가 없어집니다. 설계는 FPGA 분할 방식에 따라 약 10MHz의 속도로 실행할 수 있습니다.
그림 5는 효율적인 엔터프라이즈 FPGA 프로토타이핑 시스템을 보여줍니다. 여기에는 Veloce Primo 하드웨어, 컴파일을 위한 VPS 소프트웨어와 런타임 실행 제어, 이더넷과 PCIe VirtuaLAB(가상 프로토콜 생성 장치/분석기), 파형 표시를 위한 시각화 앱과 다중 사용자 액세스 관리용 엔터프라이즈 서버 애플리케이션, 그리고 Veloce Primo 하드웨어 진단 등이 포함됩니다.
언제라도 특정 수의 사용자에게 FPGA 수를 동적으로 할당하여 IP 블록, 서브시스템 및 SoC 설계의 설계 및 소프트웨어 검증 워크로드를 예약할 수 있으며 그러면서도 다른 사용자의 생산성을 저해하지
않습니다.
마일스톤 1과 2: 인-서킷 에뮬레이션(ICE) 검증의 IP 블록과 서브시스템
IP 블록은 주로 게이트 수 40M 미만의 소규모 설계로, IP RTL이 안정되면 바로 IP 블록 소프트웨어 드라이버 검증을 시작할 수 있습니다.
IP 예시:
- 이더넷 인터페이스
- DDR5 메모리 인터페이스
- 딥 러닝 액셀러레이터(DLA)
IP 블록을 구성하고 서브시스템 설계로 조합하여 매크로 레벨 기능을 구현하는데, 이를 보통 FPGA
네 개 이하로 맞출 수 있습니다. 더 큰 블록도 가능하기는 합니다. 다시 말하지만, 서브시스템 소프트웨어 드라이버 검증은 서브시스템 RTL이 안정되면 바로 시작할 수 있습니다.
서브시스템 예시:
- 유선 서브시스템: PCIe + 이더넷
- 메모리 서브시스템: DDR5 + HBM 메모리
ICE(Protocol 또는 Peripheral 인터페이스) 검증 요구 사항이 수반되는 소규모 설계의 경우, Veloce proFPGA로 데스크톱, 모듈식, 확장 가능한 멀티 FPGA ASIC Prototyping 솔루션을 제공하여 IP 및 서브시스템 검증과 소프트웨어 개발에 사용할 수 있습니다.
IP 블록 하나는 단일 FPGA, Veloce proFPGA 우노 시스템 하나에 맞습니다. 이 IP 블록은 해당 IP 블록 설계의 FPGA 친화도에 따라 약 100MHz 이상의 초고속으로 실행할 수 있으며, 이에 따라 규정 준수 테스트 및 정확한 상호 운용성 테스트에 필요한 "고속(at-speed)" 성능을 제공할 수 있습니다(그림 3 참조).
서브시스템은 보통 멀티 FPGA Veloce proFPGA 듀오 또는 쿼드 시스템에 적합합니다. 멀티 FPGA 설계는 로직 데이터 경로를 여러 개의 FPGA로 분할하여 달성 가능한 최대 속도를 줄입니다. 작동 주파수 강하(drop)를 최소화하려면 설계를 세심하게 분할해야 합니다(그림 4).
Veloce 프로토타이핑 소프트웨어는 자동 설계 분할을 수행하고 자동 멀티기가비트 pinmuxing IP를
삽입하여 사용자가 RTL 설계를 변경하지 않아도 최선의 성능을 달성합니다. 각각의 FPGA 모듈은
자체적인 ICE 액세서리와 접속할 수 있습니다. 예를 들어 실제 I/O 연결로 PCIe, 이더넷, DDR과 HBM
등을 이용할 수 있습니다.