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백서

RISC-V 코어와 SoC 무결성 보장

GapFreeVerification 프로세스

RISC-V 코어와 SoC 무결성 보장
오픈 RISC-V 프로세서 아키텍처가 지적 재산(IP)과 시스템온칩(SoC) 업계를 뒤흔들고 있습니다. 세간의 관심이 쏠리고, 업계 활동도 활발합니다. 다만, 제대로 된 RISC-V 코어 제공업체는 자사 제공업체 설계의모든 측면, 즉 기능적 정확도, 안전성, 보안과 신뢰 등을 입증해야 합니다. 잠재적인 RISC-V 요구 사항을평가하는 SOC 개발업체라면 상대 업체가 설계 무결성에 대한 자사 표준에 온전히 부합하는지 확인해야 합니다. 코어 레벨 검증 단계를 다시 실행한 다음 코어가 제대로 통합되었는지 확실히 하고자 추가적인 작업을 수행할 수도 있습니다. RISC-V 설계 검증은 옵션 기능, 구현 유연성과 고객 확장 제공 등으로 인해 특히 까다로운 과정입니다.

이 글에서는 Siemens EDA RISC-V Integrity Verification 솔루션을 소개하면서 이 솔루션의 구성 요소가 프로세서 코어 레벨과 풀칩 레벨 양쪽에서 설계 무결성의네 가지 측면을 모두 검증하는 방법을 다룹니다. 결론 부분에서는 Siemens EDA에서 오픈소스로 제공되는RISC-V 코어와 SoC 설계를 검토하여 발견한 몇 가지 문제를 상세히 다룹니다.

RISC-V 배경

이전 세대 축소 명령어 집합 컴퓨터(Reduced Instruction Set Computer, RISC) 설계와 마찬가지로 RISC-V도 학계에 뿌리를 두고 있습니다. 5세대 RISC 기반 명령어 집합체(Instruction Set Architecture, ISA) 개발 프로젝트는 지난 2010년, 미국 캘리포니아대학교 버클리 캠퍼스(UCB) EECS 학부에서 시작되었습니다. 학계와 업계의 이전 RISC 프로젝트와 마찬가지로, 이 프로젝트의 목표 또한 작고 빠른 설계를 지원하면서도 필요하다면 저전력 작동까지 염두에 둔 ISA를 정의하는 데 있었습니다. 한편 다른 프로젝트와는 달리, RISC-V는 다양한 구현을 좀 더 광범위하게 지원하고자 했습니다. 따라서 ISA에 전력, 성능과 면적(PPA) 트레이드오프가 목표한 최종 용도에 적합한 수많은 다양한 마이크로 아키텍처에 매핑할 수 있도록 유연성을 확보해야 했습니다.

2015년에는 RISC-V 재단을 설립하여 ISA와 관련 문서를 소유, 유지관리, 게시할 책임을 맡았습니다.이후 RISC-V 원 작성자와 개발자 연구진은 각자 보유한 권리를 재단 측에 양도했습니다. 지금은 대학교, 반도체 공급업체, 시스템 하우스, 소프트웨어 공급업체와 IP 제공업체 등 각계각층의 회원이 250곳을 돌파했습니다. 재단은 RISC-V가 원 개발자의 비전 그대로 오픈 형식으로 유지되도록보장하는 역할을 맡고 있습니다. 이러한 오픈 방식은 지난 수십 년간 연산 장치를 독점해 왔으며 최소 3개 이상의 디멘션을 포함한 전용 ISA와 극명한 대비를 이룹니다. 첫째, RISC-V ISA는 업계와 학계 양측을 아울러 광범위한 공동 작업자가 함께 개발하고 발전시켜 왔습니다. 누구나 아이디어를 제기하고 논의에 참가할 수 있습니다. 투표권은 재단 회원에게만 부여했으나, 재단에는 누구나 가입할 수 있습니다.

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