Skip to Main Content
백서

손쉬운 3D 적층형 다이 장치 종합 테스트

파란 색조의 반도체 웨이퍼가 둥근 모양으로 늘어선 사진
하이엔드 반도체 제품 개발자 중 다이 크기와 관련해 제조의 한계에 부딪혀 본 이들은 3D 적층형 다이 테크놀로지에 투자하고 있습니다. 이러한 고급형 설계는 이미 지금의 DFT(Design-for-test) 솔루션을 툴 런타임, 온칩 면적의 증가, 테스트 패턴 수, 테스트 시간에서 한계까지 밀어붙입니다. 그렇다면 설계자가 이러한 신종 3D 장치의 DFT를 관리하려면 어떻게 해야 할까요? 이 문서에서는 이 질문에 답이 되는 손쉽고 종합적인 방안을 제시하기 위하여 확장형 DFT 솔루션을 3D에 도입하는 길을 개략적으로 보여드립니다.

3D 다이 적층과 패키징은 SiP 기술을 개선하기 위한 중요 다음 단계입니다.

설계 크기가 커지고 복잡해지면서 2D 패키지 테스트 액세스에 이용 가능한 I/O는 줄었습니다. 이에 따라 IC 테스트 생성에 필요한 컴퓨팅 리소스가 크게 늘어났습니다. 이러한 요인은 테스트 커버리지, 수율, 전력과 상호연결 테스트 요구 사항에도 부담을 가중합니다.

3D 다이 적층과 패키징은 중요한 다음 단계입니다. 3D 다이 적층에는 여러 가지 방법이 있지만, 수직 방향으로 적층된 작은 크기의 고수율 다이를 사용한다는 목표는 모두 같습니다. 이 전략을 사용하면 대형 2D나 2.5D 디바이스의 테스트 문제를 대부분 완화할 수 있습니다.

테스트 3D 적층형 다이 고려 사항을 위한 설계

다이 레벨 테스트는 사실상 2D 분야와 마찬가지라고 친다면, 3D 스택에서의 다이 간(die-to-die) 테스트는 어떨까요? 3D 적층형 패키지는 D2D(Die-to-Die) 상호연결 테스트와 KGD 테스트 재실행을 거쳐 패키징과 어셈블리 과정 중에 결함이 생기지 않았는지 확인이 필요합니다.

이 백서에서 3D IC 테스트 솔루션 설계에 대해 자세히 알아보세요.

이 백서는 IEEE 1838-2019 DFT의 상세한 구현에 대해 설명합니다. 여러 측면에서 봤을 때, 3D DFT 솔루션이란 업계에서 흔히 쓰이는 계층적 DFT 원칙을 확장한 버전과 같습니다. 단지 고려해야 할 계층 구조, 바로 스택 레벨이 하나 더 있다는 게 차이점입니다.

공유