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기술 문서

설계 과제 탐색: 블록/칩 설계 단계 검증

IC 칩을 들고 있는 손 사진
집적 회로(IC) 설계 플로우는 일반적으로 한 단계가 완료되고 다음 단계로 진행되는 직렬 프로세스로 묘사됩니다. 하지만 현실에서는 출시 기간과 리소스 제약으로 인해 모든 단계의 시스템 설계를 동시에 실행해야 합니다. 블록 및 풀칩 설계자는 설계 및 구현 플로우 전반에 걸쳐 검증을 포함하여 이러한 중복되는 반복을 관리해야 합니다. 기존 방식은 설계 생성 프로세스는 P&R(Place-and-Route) 도구 내에서 이루어지며, 대부분의 물리적 검증, 정적 타이밍 분석, 신뢰성 검증은 P&R 도구에서 외부로 데이터 전송이 필요한 다른 도구, 외부 검토/검증이 필요한 다른 도구에서 수행됩니다. 디버그한 다음 시간이 많이 걸리는 반복 루프를 통해 P&R 도구로 다시 반복하여 설계를 정리하고 최적화합니다. 설계자는 사인오프 검증 중에 P&R 도구와 Calibre 사인오프 검증 도구 사이의 복잡한 규칙의 커버리지와 정확성의 차이로 인해 발생하는 추가 문제를 해결해야 합니다.

Calibre 초기 검증 플로우는 Calibre 사인오프 엔진을 사용하여 P&R 플랫폼 내부에서 고속 로컬 인터랙티브 검증 및 칩 마감 처리를 제공하여 필요한 긴 루프 반복 횟수를 대폭 줄입니다. 혁신적인 검증 도구 및 프로세스는 초기 설계 단계에서 관련 없는 오류 결과의 "노이즈"를 자동으로 제거하여 설계자가 초기 설계 반복 중에 중요한 설계 문제에 집중할 수 있도록 하며 루프 반복을 줄여 전체 처리 시간을 단축합니다. Calibre 초기 검증 플로우는 칩 마무리 작업의 상당 부분을 P&R 도구에서 Calibre 엔진으로 전환합니다. Calibre 엔진은 이러한 작업을 더 빠르게 수행할 수 있을 뿐만 아니라 Calibre 결과를 제공하여 향후 반복 작업을 줄여줍니다. 마지막으로 Calibre 초기 검증 플로우는 이전에 타사 도구가 필요했던 활동을 보다 긴밀하게 통합하여 Calibre 워크플로우로 이동하여 더 나은 성능, 향상된 정확성 및 향상된 생산성을 제공합니다.

What You'll Learn:

  • Review the challenges of traditional, concurrent design processes in IC design

  • Explore how Calibre is bringing high-speed, local interactive verification into your P&R tool cockpit

  • See how Calibre Auto-Waivers automates targeted verification and improves runtimes

  • Learn about the benefits of early design-stage LVS verification and error debugging

  • Discover the power of real-time design verification and error correction with Calibre RealTime Digital.

  • Gain insights into multi-physics verification solutions for full-chip EM and IR drop analysis on the most complex SoC designs

  • Learn how Calibre Interactive enables scheduling, optimization and management of multiple Calibre jobs

Download the paper to learn about the latest block and full-chip verification innovations with the Calibre Shift left initiative.

Who Should Read This:

  • IC and SoC designers interested in the latest advancements in semiconductor design

  • Block and full-chip IC Design Engineers and Managers

  • CAD engineers and engineering managers looking to streamline verification processes

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