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기술 문서

Google, 자동화된 분석 기반 레이아웃 개선을 통해 배치 및 라우팅 중 전력망 IR 강하 문제 감소

Google 5 nm 디자인 레이아웃의 개략적인 이미지입니다.
설계 팀에서는 정해진 제품 시장과 제품 용도를 반영하여 IC 설계에 대한 전력, 성능 및 면적(PPA) 목표를 설정합니다. 그리고 물리적 구현을 하면서 이러한 목표를 충족하는 레이아웃을 만들기 위해 노력합니다. Google은 5nm 설계를 개발하는 동안 전압(IR) 강하 문제에 직면했습니다. 수동 조정과 함께 배치 및 라우팅(P&R) 솔루션을 사용하여 이러한 문제를 해결하려 했지만, 시간이 많이 걸릴 뿐만 아니라 여러 번의 반복이 필요했으며 상당한 엔지니어 리소스가 필요했습니다. 설계 구현 중 IR 강하 문제를 줄이기 위해서는 빠르고 정확하며 효율적인 레이아웃 최적화가 가능한 솔루션이 필요했습니다. Siemens EDA의 Calibre DesignEnhancer 솔루션은 설계 팀에서 성능이나 영역 목표에 영향을 주지 않고 설계의 IR 강하를 크게 줄일 수 있는 푸시 버튼 솔루션을 제공했고, Google에서는 이를 통해 빠르고 효율적으로 설계 구현을 완료하면서 설계가 전원 관리 대상의 요구 사항을 충족하는지 확인할 수 있었습니다.

IC 설계 구현 중 자동화된 DRC-clean 레이아웃 최적화로 IR 강하를 줄여 빠르고 효과적인 전력 관리

Google은 설계 구현 단계에서 DRC-clean 레이아웃 개선 사항을 설계에 적용하여 IR 강하 문제를 줄일 수 있는 빠르고 쉬운 방법을 찾고 있었습니다. 그 결과, P&R 툴 및 플로우와 함께 사용하도록 설계된 자동화된 분석 기반 레이아웃 최적화 솔루션인 Siemens EDA의 Calibre DesignEnhancer 도구를 선택했습니다. Calibre DesignEnhancer 툴은 성능과 영역에 부정적인 영향을 주지 않으면서도 IR 강하를 줄이는 데 도움이 되는 다양한 레이아웃 향상 기술을 제공합니다. 최소한의 준비와 설정만으로도 사용자 친화적인 푸시 버튼을 작동할 수 있고, Calibre DesignEnhancer 소프트웨어는 Calibre 엔진 및 Calibre 규칙 데크에 의존하고 있기 때문에 구성 및 DRC 정리에 의해 모든 레이아웃을 정확하게 수정할 수 있습니다.

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