격차를 넘어: Calibre 3DSTACK으로 SoC와 패키지 검증 통합

팬아웃 웨이퍼 레벨 패키징(FOWLP)과 같은 패키징 기술의 경우 패키지 설계 및 검증 프로세스가 까다로울 수 있습니다. FOWLP 제조는 '웨이퍼 레벨'에서 이루어지기 때문에 SoC 제조 흐름과 유사하게 마스크 생성을 통합합니다. 설계자가 파운드리 또는 OSAT 회사에서 FOWLP 제조 가능성을 보장할 수 있도록 견고한 패키지 설계 및 검증 흐름이 마련되어 있어야 합니다. PCB 플랫폼인 Xpedition® Enterprise는 패키지 설계 환경과 FOWLP용 SoC 물리적 검증 툴을 모두 활용하는 공동 설계 및 검증 플랫폼을 제공합니다. Calibre 3DSTACK 기능은 Calibre 다이 레벨 사인오프 검증을 확장하여 현재 툴 흐름을 중단하거나 새로운 데이터 형식을 요구하지 않고도 모든 공정 노드에서 웨이퍼 레벨 패키징을 포함한 전체 멀티 다이 시스템에 대한 DRC 및 LVS 검사를 제공합니다.

팬아웃 웨이퍼 레벨 패키징(FOWLP) 설계를 정확하게 검증하려면 패키지 제조 가능성과 성능을 보장하기 위해 패키지 설계 환경과 시스템온칩(SoC) 검증 툴을 통합해야 합니다.

웨이퍼 레벨 패키징(WLP)은 시스템 온 칩(SoC) 집적 회로(IC) 설계에 비해 더 높은 폼 팩터와 향상된 성능을 가능하게 합니다. 웨이퍼 레벨 패키지 설계 스타일은 여러 가지가 있지만, 팬아웃 웨이퍼 레벨 패키징(FOWLP)은 실리콘으로 검증된 인기 있는 기술입니다. 그러나 FOWLP 설계자가 허용 가능한 수율과 성능을 보장하려면 EDA및 OSAT, 파운드리가 협력하여 일관되고 통합된 자동화된 설계 및 물리적 검증 흐름을 구축해야 합니다. 패키지 설계 환경과 SoC 물리적 검증 툴을 통합하면 필요한 공동 설계 및 검증 플랫폼을 구축할 수 있습니다. Xpedition Enterprise 플랫폼의 향상된 PCB 설계 기능과 Calibre 플랫폼의 확장된 GDSII 기반 검증 기능이 Calibre 3DSTACK 확장과 결합되어 이제 설계자는 Calibre 다이 레벨 사인오프 DRC 및 LVS 검증을 FOWLP를 포함한 다양한 2.5D 및 3D 스택 다이 어셈블리에 적용하여 제조 가능성 및 성능을 보장할 수 있습니다.