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팩트 시트

Questa Signoff CDC 검증

Questa Signoff CDC는 자동으로 클록 및 클록 할당 전략을 식별하여 설정에 소요되는 시간을 최소화합니다.

합성 후 게이트 레벨 netlist와 원래 RTL에서 실행된 Questa CDC의 정보를 사용함으로써 Questa Signoff CDC 검증 솔루션은 자동으로 어썰션을 생성하고 분석하여 칩 킬링 결함과 기타 클록 도메인 교차(CDC) 문제를 신속하게 식별합니다.
Questa Signoff CDC 검증
Questa Signoff CDC는 게이트 레벨 분석에 최적화되어 있는 자동화된 고급 구조 분석 알고리즘을 사용할 뿐만 아니라 Questa CDC RTL 분석의 웨이버 및 CDC 경로 정보를 자동으로 활용하여 "노이즈가 낮은" 결과를 정확하게 도출합니다. 그런 다음에 발견되는 DUT 문제를 익숙한 회로도와 파형으로 표현합니다. RTL CDC 검증과 마찬가지로, 이러한 문제는 시뮬레이션 및 정적 타이밍 분석을 비롯한 다른 방법으로는 검출할 수 없습니다.

28nm 노드 이하에서의 새로운 리스크

설계자는 칩의 고성능 및 저전력 요구사항을 충족하기 위해 고급 멀티클로킹 아키텍처를 점점 더 많이 사용하는 추세입니다. 둘 이상의 클록 도메인이 있는 설계(현재 모든 설계의 99%에 해당함)의 RTL 또는 게이트 레벨 시뮬레이션은 클록 도메인 간의 데이터 전송과 관련된 실리콘 동작을 정확하게 모델링하지 못합니다. 따라서 시뮬레이션이 실리콘 기능을 정확하게 예측하지 못하므로 쇼스토퍼 버그가 발생할 수 있습니다. 더욱이, 28nm 노드 이하에서 사용 가능한 "대역폭"이 감소함에 따라 RTL의 CDC 분석에 의해 관찰되지 않는 결함 및 CDC 문제가 RTL게이트 합성에서 발생할 수 있습니다.

특히, RTL 합성은 교정 회로를 끊을 수 있습니다. 즉, 한 클록 도메인에서 생성되고 다른 클록 도메인에서 사용되는 신호 그룹 간에 CDC 문제를 제거하기 위해 RTL에 추가되는 "싱크로나이저"를 해체할 수 있습니다. RTL 합성은 관련된 조합 논리 회로를 부적절하게 구현하고 파괴적인 결함을 가져올 수도 있습니다. 결론: 28nm 이하에서 RTL 및 게이트 레벨 CDC 분석이 없으면 CDC 버그가 너무 늦은 시기에서 연구소에서 발견되므로 개발 과정의 반복이 필요하게 됩니다.

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