ヘテロジニアス統合向けチップレットモデルの標準化を提案

革新的な2.5D/3D ICパッケージング技術は、高性能ASIC設計の帯域幅とパフォーマンスを著しく向上させるとともに、パワーとコストの削減にも寄与します。

そうしたなか、単一のヘテロジニアスSoC (システムオンチップ) ASICデバイスを複数のASICデバイス (チップレット) に分割するやり方が主流になってきました。機能に特化したチップレットは、単一のヘテロジニアス統合パッケージ (IP) と接続することで、少ないコストと消費電力で高いパフォーマンスと歩留まりを発揮します。

しかし、その導入にあたっては、サプライヤー間の互換性が確保されるように業界としての標準化が必要です。CDX (Chiplet Design Exchange) のメンバーによるこちらの文献は、チップレットモデルの標準化を提案します。ぜひご一読ください。

3D ICパッケージングの課題: チップレットIPをSiPデザインに統合

すべてのチップセットがすべてのモデルを必要とするわけではないものの、チップレットIPをパッケージ (SiP) デザインのシステムに統合し、それを検証およびテストする手順をサポートしたものでなければなりません。統合、検証、テストを考慮に入れるとなると、今日のワークフローとは全く違ったものになります。

著者の紹介

本ホワイトペーパーは、CDX (Chiplet Design Exchange) のOpen Compute Project Foundation (OCP) の下部プロジェクトであるOpen Domain-Specific Architecture (ODSA) 作業部会のメンバーが執筆しました。CDXは、EDAベンダー、チップレットプロバイダー、SiPエンドユーザーのメンバーで構成されており、チップレットの機械可読式モデルとワークフローを標準化することで、チップレットエコシステムを推進することを目的とした組織です。

ヘテロジニアス統合向けチップレットモデルのニーズ

汎用チップレット・プロバイダーは、ヘテロジニアスパッケージ設計用デバイスを提供しており、メーカーは、EDA (電子設計自動化) 設計フローで正しく運用できるように、設計モデルの標準セットを必要としています。

本ホワイトペーパーで提案する内容には、熱、物理、機械、IO、振る舞い、シグナル・インテグリティ (SI)、パワー・インテグリティ (PI)、電気特性、テストのモデルが付属した標準化されたチップレットモデルのほか、チップレットをデザインに統合するためのドキュメントも含まれています。

業界規模で3D ICパッケージングを成功に導くためのモデルの条件

• 電気的に可読性があり、設計ワークフローをサポートしていること
• 既存の業界標準を活用できること
• オープンなエコシステムあるいはサプライチェーンへのアクセス有無にかかわらず、業界規模で互換性があること